pcb设计该如何进行系统化的学习：Intel平台下的DDR3L的PCB设计你熟悉

pcb设计该如何进行系统化的学习：Intel平台下的DDR3L的PCB设计你熟悉DRAM0_DM[7:0]：Data Mask；DRAM0_DQ[63:0]：Data Bus；CPU一共包含248条DDR3L 信号，支持A，B双通道的DDR；DDR3L信号分为时钟、控制、命令以及数据信号数据信号包括：

​intel公司在随着个人电脑普及，英特尔公司成为世界上最大的设计生产半导体的科技巨擘，我们使用的办公以及家用电脑intel占据了80%的市场，在服务器市场占有率近乎100%，虽然近几年AMD家用平台的CPU有上升的趋势，但始终是无法撼动Intel霸主的地位；（虽然这几年国产CPU，像龙芯，兆芯，辉腾以及紫光像雨后春笋一样出现在人们的视野中，但要达到Intel的水平，还有一段很长的路要走）。

intel的CPU性能的强大，但同时在移动平台有一个很严重的问题，我想大家都清楚，那就是功耗高，为了解决高功耗问题，intel发布了一款低功耗的CPU，Atorn（凌动） Bay Trail处理器，由于性价比高，广泛应用在工业控制系统。原创今日头条：卧龙会IT技术

下图是一个Bay Trail平台的主板：

说了这么多，接下来进入正题，关于Intel Bay Trail平台下的DDR3L的设计，我们一起来学习下吧。

1，先来大概的了解下DDR3L有那些信号线，以及信号线的作用。

CPU一共包含248条DDR3L 信号，支持A，B双通道的DDR；

DDR3L信号分为时钟、控制、命令以及数据信号

数据信号包括：

DRAM0_DQ[63:0]：Data Bus；

DRAM0_DM[7:0]：Data Mask；

DRAM0_DQSP[7:0]、DRAM0_DQSN[7:0]：Data Strobe；

DRAM0_ECC_DM：ECC Data Mask；

DRAM0_ECC_DQSP、DRAM0_ECC_DQSN：ECC Data Strobes；

命令信号包括：

DRAM0_MA[15:0]：Memory Address Bus；

DRAM0_BS[2:0]：Bank Select；

DRAM0_RAS#：Row Address Select；

DRAM0_CAS#：Column Address Select；

DRAM0_WE#：Write Enable；

​

控制信号包括：

DRAM0_CS[2 0]#：Chip Select (one per rank)；

DRAM0_CKE[2 0]：Clock Enable (one per rank)；

DRAM0_ODT[2 0]：On-Die Termination Select/Enable；

​

时钟信号组包括：

DRAM0_CKP[2 0]：Differential Clocks；

DRAM0_CKN[2 0]：Inverted Differential Clocks；

​

DDR3L的参考信号以及补偿信号如下：

DRAM_VREF：SDRAM Reference Voltage；

DRAM_VDD_S4_PWROK DRAM_CORE_PWRO：DDR3L Power Good Monitor

DRAM0_DRAMRST# DRAM1_DRAMRST#：DDR3L DRAM Reset.

DRAM_RCOMP[0] DRAM_RCOMP[1] DRAM_RCOMP[2]: DDR3L Compensation signals

​

二，知道了DDR3L信号线有那些后，下面我们来了解下DDR3L信号线的阻抗要求：

DDR3L CLK单端50OHM，差分85OHM；原创今日头条：卧龙会IT技术

DDR3L CTRL单端40OHM；

DDR3L CMD单端40OHM；

DDR3L DATA单端50OHM；

DDR3L DQS单端50OHM，差分85OHM；

​

三，各组信号线的长度要求以及各组信号线匹配关系是否都熟悉了解了

​下面是提供走线拓扑，线宽和线距，和每组信号走线的长度关系，

Clock-to-Clock：Clock /-10 mils；

Control-to-Clock：Clock /-0.1” (2.5 mm)；

Command-to-Clock：Clock /-0.1” (2.5 mm)；

Strobe-to-Clock：Clock /-0.5” (12.7 mm)；

Data-to-Strobe(per byte lane)：Strobe /-20 mils (0.5 mm)；

Clock P to N：5 mils；

Strobe P to N：5 mils；

​

​

拓扑图如下：

信号走线长度最长不超过4300mil，距离其它信号线20mil；过孔数量最多2个；原创今日头条：卧龙会IT技术

由于CPU扇出部分出线空间有限，允许CPU出现部分走线线宽为4mil，间距4mil，CPU出线部分的整个长度不超过200mil。

​

四，关于返回路径和参考平面

参考平面和返回路径要连续，所有的信号必须参考GND或者电源平面，参考的平面是连续的，不能出现跨岛现象。

每一条信号转换到另一层都是通过过孔，旁边添加的回流过孔尽可能近的靠近，不超过50MIL的范围，以保证信号有良好的返回路径。如下图：

为了保证好的信号质量信号过孔和GND过孔的比例是2：1，如下图：原创今日头条：卧龙会IT技术

下面我们一起来欣赏几张PCB Layout图：

INNER03层

Inner06层

​欢迎关注，转发，支持一下，有什么问题也可以在评论区多多讨论。

原创 | 卧龙会 玉京龙

卧龙会，卧虎藏龙，IT高手汇聚！由多名十几年的IT技术设计师组成，欢迎关注！