集成电路芯片设计相关方向：芯片定制数字电路设计中高扇入电路逻辑的实现结构分析技术

集成电路芯片设计相关方向：芯片定制数字电路设计中高扇入电路逻辑的实现结构分析技术动态逻辑 伪NMOS逻辑伪NMOS逻辑是实现高扇入或（或非）电路的一种高速实现方式。伪NMOS逻辑由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成。如下图所示为采用伪NMOS逻辑实现的16位或门电路，其显著优点是减少了晶体管数目（由互补CMOS的2N减少为N 1），另外，速度也是其一大优势。伪NMOS逻辑实现的或（或非）门，下拉网络有多个NMOS管相并联，只要有一个输入为“1”，下拉网络就导通，使输出为“1”，但是随着并联NMOS管数目的增多，电容也相应增大，导致电路速度减慢甚至不能正常工作，所以，伪NMOS逻辑只适合于实现16扇入以下的或（或非）门。伪NMOS逻辑不适合实现高扇入与（与非）门，因此也不能采用分级的结构来实现更大扇入的逻辑门。伪NMOS逻辑的一个主要缺点是降低了稳定性和增加了额外的功耗，当下拉网络导通时，存在VDD和GND之间的直接电流通路会引起静态功耗。

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高扇入与/或逻辑有多种实现方法，可以采用互补CMOS逻辑、伪NMOS逻辑等静态电路实现，也可以采用多米诺逻辑、组合多米诺逻辑和np-CMOS逻辑等动态电路实现。不同的实现方式各自有自己的优势和劣势，下面分别讨论各种实现方法及其优缺点。

静态逻辑

互补CMOS逻辑

传统的静态互补CMOS逻辑实现高扇入与/或电路时，为了避免大量的NMOS/PMOS管串联，需要采用多级树形结构，如下图所示。实现一个16位的或门需要两级，第一级使用4个4输入或非门，第二级使用一个1个4输入与非门。由于互补CMOS逻辑中NMOS/PMOS管串联个数不能太多，多个晶体管串联会显著降低电路速度，在设计中串联数通常不超过4。静态互补CMOS逻辑的优点是高可靠性和高可伸缩性，而且自动化程度高，缺点是随着输入位数的增加，电路级数也需要增加，延时会显著增大。另外，互补CMOS逻辑中，一个N输入的门需要2N个晶体管，实现的面积也较大。

伪NMOS逻辑

伪NMOS逻辑是实现高扇入或（或非）电路的一种高速实现方式。伪NMOS逻辑由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成。如下图所示为采用伪NMOS逻辑实现的16位或门电路，其显著优点是减少了晶体管数目（由互补CMOS的2N减少为N 1），另外，速度也是其一大优势。伪NMOS逻辑实现的或（或非）门，下拉网络有多个NMOS管相并联，只要有一个输入为“1”，下拉网络就导通，使输出为“1”，但是随着并联NMOS管数目的增多，电容也相应增大，导致电路速度减慢甚至不能正常工作，所以，伪NMOS逻辑只适合于实现16扇入以下的或（或非）门。伪NMOS逻辑不适合实现高扇入与（与非）门，因此也不能采用分级的结构来实现更大扇入的逻辑门。伪NMOS逻辑的一个主要缺点是降低了稳定性和增加了额外的功耗，当下拉网络导通时，存在VDD和GND之间的直接电流通路会引起静态功耗。

动态逻辑

动态逻辑是实现高扇入与/或电路的一种高效实现方式，不仅能获得较高的速度，而且能显著减少晶体管数目。动态逻辑有n型树和p型树两种类型，n型动态逻辑用NMOS器件构成一个下拉的逻辑网路实现逻辑功能，适用于实现或（或非）逻辑；p型动态逻辑用PMOS器件构成一个上拉的逻辑网路实现逻辑功能，适用于实现与（与非）逻辑。下图所示中，（a）是n型动态逻辑实现的16位或非门，（b）是p型动态逻辑实现的16位与非门。

它们的工作时序如下表所示。

因为相同尺寸的PMOS晶体管电流驱动能力要弱于NMOS晶体管，所以，p型动态逻辑的速度要慢于n型动态逻辑，也就是说，动态逻辑实现的与非门速度慢于或非门。但是，p型动态逻辑易于实现大扇入的与/与非逻辑 相比其他实现方式而言，具有更少的逻辑级数，而且所需要的器件数目也大大减少。

随着输入数目的增加，动态逻辑中的动态节点电容相应增大，这一方面影响了电路的速度，另一个方面造成电路对输入噪声更加敏感，可靠性降低。

1. 随着扇入数目的增大，或非门和与非门的速度逐渐变慢，并且扇入达到一定数目后（大于16），两者的速度下降都比较严重，因此对于较大扇入的逻辑门应该采用多级实现；

2. 扇入数目小于16时，或非门和与非门随扇入数目增大延时增加较小，多级实现高扇入的逻辑门时应适当加大每级的扇入数以减小逻辑级数，获得整体的最佳性能；

3. 相同扇入的或非门速度比与非门速度快，并且随着扇入数目的增大，两者间的差距不断变大；

采用动态逻辑实现高扇入与/或逻辑时，单级实现的扇入数目不能大于16。对于较大扇入（扇入数目大于16）的与/或逻辑，应采用分块的思想，将动态逻辑中的求值网络分成多个块，由多级串连的方式实现。这样可以有效地降低动态节点的电容，提高电路的速度和可靠性。动态电路多级串连的方式主要有多米诺逻辑、组合多米诺逻辑和np-CMOS逻辑三种，下面分别介绍使用这三种动态逻辑实现的高扇入与/或逻辑。

多米诺逻辑

一个多米诺逻辑模块是由一个n型动态逻辑块后面接一个静态反向器构成的，它可以避免动态电路直接串联时可能出现的错误放电现象。引入的静态反向器增加了额外的延时，但是带来的优点是多米诺门的扇出由一个具有低阻抗输出的静态反向器驱动，因此提高了抗噪声能力。同时由于缓冲器隔离了内部的负载电容，因而减少了动态输出节点的电容。最后，反向器还可以用来驱动一个泄漏器件以抵抗漏电和电荷的重新分布。

多米诺逻辑的逻辑功能由NMOS下拉网络实现，因此不会出现静态电路中多个PMOS管的串联。多米诺逻辑结构适合于实现高扇入的或门，下图所示为标准动态多米诺逻辑实现一个N位或门，其中(a)为带尾管（footer transistor）电路，(b)为不带尾管（footless）电路。通常多米诺逻辑的第1级需要使用带尾管结构，保证预充电期间下拉网络是关断的。由于在预充电期间多米诺门的输入在低电平，因此级联多米诺逻辑除第一级外均可以考虑取消尾管，这样可以减少时钟负载并提高下拉驱动能力。另外，为了提高动态门的噪声容限，需要在输出端增加一个保持管（keeper transistor），用来补偿由于下拉漏电路径造成的电荷损失。多米诺门的性能优化可以通过调整静态反相器的尺寸，通常采用一个较小的NMOS器件和一个较大的PMOS器件来实现，小尺寸的NMOS管只影响预充电时间，缺点是降低了噪声容限。因此，设计者在确定器件尺寸的时候应当同时考虑降低噪声容限及性能的影响。

随着输入数目的增大，标准多米诺门的动态节点电容增大，电路速度变慢，可靠性降低。通常，标准多米诺逻辑的可靠性可以通过增加保持管的尺寸进行改善。大尺寸的保持管可以使动态门保持高噪声容限，但是同时也增加了保持管与NMOS下拉网络的竞争，该竞争表现为当一个器件试图对一个节点充电而另一个器件试图对其进行放电，这种情况由于短路电流的存在而增加功耗并且降低性能。因此，对于多米诺逻辑实现的大扇入或门，在增大保持管的同时，为了保证电路的性能及可靠性，应采用分块的思想多级串连的方式来实现。将多米诺逻辑中的求值网络分成多个块，可以有效地降低动态节点的电容，同时每个块不需要很大的PMOS保持管，小尺寸的保持管可以减少与NMOS下拉网络的竞争，降低功耗。

组合多米诺逻辑

组合多米诺逻辑不是每个n型动态门都驱动一个静态反向器，而是借助一个复合静态CMOS门把多个动态门的输出组合起来，这使晶体管数目尽可能减少。组合多米诺逻辑是构成高扇入或门非常有用的工具，较大扇入的动态结构可以由扇入较小的并行结构及复合CMOS门所代替。如下图所示为组合多米诺逻辑实现的52位或门，它由一组并行的13位动态或非门及一个静态的4输入与非门构成。该电路结构中，将52个输入分为4组，每一组的输出与一个静态4输入与非门相连，与非门的输出接到4个PMOS保持管的栅极。在预充电阶段，即CLK为“0”，4个块的动态节点D0、D1、D2、D3被同时充电至高电平，此时与非门输出为“0”，4个保持管打开。在求值阶段，即CLK为“1”，若所有的输入均为“0”，则4个NMOS下拉网络均关断，输出为“0”，打开PMOS保持管防止动态节点电荷泄露；只要4个块中有一个输入为“1”，就通过该块的NMOS下拉网络对动态节点进行放电，使与非门输出为“1”，关闭保持管。

该电路的优点是由于对NMOS下拉网络进行分块处理，每块只需要一个小尺寸的PMOS充电管，同时可以有效地减少动态节点的电容，又不需要大尺寸的PMOS保持管，从而使保持管与NMOS下拉网络的竞争电流减小，提高电路速度的同时降低功耗。如何分块取决于扇入数的多少，但应该避免分块数过多。由于静态CMOS实现的与非/或非门随着扇入数增加电路延时增长较快，所以一般情况下静态CMOS实现的与非/或非门扇入数不超过4，这就限制了组合多米诺逻辑实现或门的扇入数不能太大。此外，若输入的到达时间有先后顺序，应将到达时间接近的输入端分到同一块中，对于输入信号到达时间较晚的块的输出应接到与非门中靠近输出的晶体管栅极。

np-CMOS逻辑

np-CMOS逻辑使用了n型和p型两种动态逻辑，利用了n型动态逻辑和p型动态逻辑之间的对偶性来消除直接串联动态电路时可能出现的错误放电现象。使用np-CMOS逻辑串联动态门避免了在关键路径中由多米诺逻辑引入的额外的静态反向器。np-CMOS逻辑适合于采用分块结构串连动态逻辑来实现高扇入的与/或逻辑。一组并行的n型动态逻辑实现的或非门串联一个p型动态逻辑实现的与非门可以实现高扇入的或门，相反，一组并行的p型动态逻辑实现的与非门串联一个n型动态逻辑实现的或非门可以实现高扇入的与门。通常np-CMOS逻辑的第1级需要使用带尾管结构，保证预充电期间求值网络是关断的。由于在预充电期间，第一级np-CMOS逻辑的输出使下一级np-CMOS逻辑的求值网络关断，因此级联np-CMOS逻辑除第一级均可以考虑取消尾管，这样可以减少时钟负载并提高求值网络驱动能力。

如下图所示为np-CMOS逻辑实现的一个M×N位扇入的动态或门。

第一级为N个并行的n型动态逻辑实现的M扇入或非门，使用带尾管的电路结构，第二级为一个p型动态逻辑实现的N扇入的与非门，使用了省去尾管的电路结构。为了提高动态门的噪声容限，需要在n型动态逻辑的输出端增加一个保持管，用来补偿由于下拉漏电路径造成的电荷损失。n型动态逻辑由CLK控制，p型动态逻辑由 控制，n型动态逻辑可以直接驱动p型动态逻辑。在预充电阶段（CLK=0），n型动态逻辑的输出被充电至高电平，而p型动态逻辑的输出被预放电至低电平。由于n型动态逻辑的输出与PMOS上拉器件相连，p型动态逻辑的上拉网络此时关断。在求值期间（CLK=1），n型动态逻辑的输出只能进行1→0的翻转，有条件地导通p型动态逻辑中的一些晶体管，这就保证了不会发生对输出错误的充电。若所有的输入均为“0”，则N个NMOS下拉网络均关断，第一级输出都为“1”，使第二级的PMOS上拉网络关断，结果输出为“0”。只要N个块中有一个输入为“1”，就通过该块的NMOS下拉网络对动态节点进行放电，使第二级的PMOS上拉网络导通，结果输出为“1”。

np-CMOS逻辑的优点是避免了在关键路径中由多米诺逻辑引入的额外的静态反向器，降低了信号翻转的频率，减小了功耗。np-CMOS逻辑适合于采用分块结构串连动态逻辑来实现较大扇入的与/或逻辑。np-CMOS逻辑的缺点是由于在逻辑网络中PMOS管的电流驱动较弱，所以p型动态逻辑块比n型动态逻辑块慢。要使它们的传播延时相等需要额外的面积。另外，由于缺少缓冲器，在动态门之间也存在与动态节点的连线。

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