理想差分放大电路能放大差模信号（解析信号第10部分）
理想差分放大电路能放大差模信号（解析信号第10部分）其中fIN是输入信号频率，tJITTER是时钟源的抖动规范。对于频率含量较高的信号，可以预期输入信号的转换率更高，时钟抖动导致的信噪比下降更严重。热噪声增加的量取决于输入信号的转换率和时钟源中的时钟抖动量。您可以使用方程式1计算ADC信噪比（SNR）的理论上限：虽然您可能期望ADC的采样周期是完全恒定的，但总有一些偏离理想的情况。”时钟抖动”指时钟波形边缘从一个周期到下一个周期的变化。由于所有的adc都使用时钟边缘来控制采样点，时钟边缘的变化会导致采样实例中的偏差。在另一个频率转换的结果中，另一个非频率转换的结果出现了一个非采样偏差。与本系列迄今为止讨论的大多数噪声源类似，时钟抖动是随机的，并且遵循高斯分布。因此，采样不确定度误差也是高斯的，表现为热噪声。最终，时钟抖动对ADC性能的影响主要是ADC的噪声底限的增加，以及随后信号链的总热噪声的增加。图1显示了由正弦输入信号上的时钟抖动引起的
第10部分的解决信号系列涵盖时钟如何影响精密adc，触及时钟抖动，时钟互调和最佳PCB布局实践时钟。
如中所述本系列的第9部分所有的数据采集（DAQ）系统都需要一个参考点。在那篇文章中，参考点是一个电压电平，它与模拟输入信号进行比较以生成输出代码。然而，数据采集系统也需要另一种类型的参考点，尽管不一定与电压有关。
在数据采集系统中，时钟作为时间基准，使所有部件都能同步工作。对于模数转换器（ADC），精确而稳定的时钟确保主机向ADC发送命令，ADC以正确的顺序接收来自主机的命令，而不会损坏。更重要的是，系统时钟信号允许用户在需要时对输入进行采样并发送数据，从而使整个系统按预期运行。
尽管您可能认为时钟是数字输入信号，但这些组件可能会影响精密数据采集系统的模拟性能。为了进一步了解时钟如何影响精密ADC，我们将讨论这些与时钟信号相关的主题：
- 时钟抖动；
- 时钟互调；
- 时钟的最佳印刷电路板（PCB）布局实践。
虽然您可能期望ADC的采样周期是完全恒定的，但总有一些偏离理想的情况。”时钟抖动”指时钟波形边缘从一个周期到下一个周期的变化。由于所有的adc都使用时钟边缘来控制采样点，时钟边缘的变化会导致采样实例中的偏差。在另一个频率转换的结果中，另一个非频率转换的结果出现了一个非采样偏差。
与本系列迄今为止讨论的大多数噪声源类似，时钟抖动是随机的，并且遵循高斯分布。因此，采样不确定度误差也是高斯的，表现为热噪声。最终，时钟抖动对ADC性能的影响主要是ADC的噪声底限的增加，以及随后信号链的总热噪声的增加。图1显示了由正弦输入信号上的时钟抖动引起的采样边缘变化。
图1 时钟信号显示由于抖动引起的采样边缘变化
热噪声增加的量取决于输入信号的转换率和时钟源中的时钟抖动量。您可以使用方程式1计算ADC信噪比（SNR）的理论上限：
其中fIN是输入信号频率，tJITTER是时钟源的抖动规范。对于频率含量较高的信号，可以预期输入信号的转换率更高，时钟抖动导致的信噪比下降更严重。
过采样转换器（如delta-sigma-adc）的一个主要优点是，当使用更高的过采样比（osr）时，理想的信噪比会提高。过采样在定义的时间段内平均多次转换，这反过来又平均了由时钟抖动引起的一些采样变化。方程2量化了由于过采样而导致的信噪比改善，这只是等式1的扩展，该等式增加了一个依赖于△sigma ADC的OSR的项：
为了可视化有过采样和无过采样的ADC之间的性能差异，图2将方程1和2绘制为输入信号频率和抖动的函数。每个曲线图包括四种不同时钟抖动规格（0.5ns、5ns、50ns和500ns）的曲线。图2a表示过采样ADC的SNR，而图2b表示没有过采样架构的ADC的SNR。
图2 过采样adc的SNR图（a）；和其他ADC（b）
考虑到过采样的好处，与图2b中的等效抖动规格曲线相比，图2a中的四个曲线图提供了21 dB的信噪比改善。然而，这两个图说明了相同的效果：随着输入信号频率或时钟抖动量的增加，结果的信噪比降低。因此，具有更高信噪比目标的应用可能需要更昂贵、更高功率的时钟解决方案来最小化抖动。
例如评估模块德州仪器（TI）的（EVM）ADS127L01一个512 kSPS，24位delta sigma ADC，使用Abracon ASEMB-16.000MHZ-XY-T低抖动振荡器。这个振荡器提供了5 ps的典型周期抖动规格，远远低于图2中绘制的任何抖动规格。但是，如果考虑到低抖动振荡器的成本与性能的折衷，您可能会想知道这一选择是必要的还是过于苛刻。
为了帮助回答这个问题，表1比较了使用“宽带1”数字滤波器设置的ADS127L01的数据表噪声规格与为5 ps和500 ps时钟抖动计算的信噪比上限。信噪比上限计算使用数字滤波器通带频率作为“fIN”来表示最大输入信号频率，这是时钟抖动的影响最明显的地方。
当tJITTER=5 ps时，所有计算的SNR值（以绿色突出显示）都大于ADC的数据表SNR规格。使用此时钟源，您可以安全地假设时钟抖动产生的噪声不会是系统的主要噪声源。将其与以红色突出显示的代表低于ADC SNR规格的SNR值的条目进行比较，所有这些SNR规格均适用于tJITTER=500 ps。在这种情况下，时钟抖动产生的噪声实际上会限制ADC在使用全部信号带宽时可达到的SNR。
表1.TI的ADS127L01“宽带1”滤波器信噪比与SNRUpper限值，时钟抖动为5 ps和500 ps
表1和图2中的另一个关键收获是提高OSR（相当于减慢ADC的速度鈥檚 进一步提高了输出数据的信噪比性能。一般来说，能够支持较慢的输出数据速率的系统正在测量移动较慢的输入信号。这些系统将经历较少的噪音由于抖动，时钟边缘的微小变化有效地去鈥渦没注意到。鈥
最后，另一种可以降低时钟抖动引起的噪声的方法是选择使用集成时钟分频器来产生调制器采样时钟的ADC，例如ADS131A04。时钟分频器仅作用于两个输入时钟边缘中的一个（通常为上升沿），以产生不超过原始输入时钟频率一半的输出时钟频率。由于您可以合理地假设在两个输入时钟边上都存在一些抖动，所以将时钟对半可以有效地减少输出时钟上的抖动。如果继续将输入时钟拆分多次，则会进一步减小输入时钟抖动对ADC的影响。
时钟互调时钟源影响ADC噪声性能和增加系统噪声的另一种方式是通过时钟互调。几乎所有的数据采集系统都有多个需要时钟输入的开关元件。在某些情况下，这些时钟输入可能需要不同的输入频率，这些频率可能来自不同的时钟源。
如果这些时钟源是离散和异步的，它们可能会相互耦合并在频谱中产生音调。给定频率F1和F2的两个时钟源，其基频的差或和产生互调音调。这些被称为二阶互调产物，如图3所示。
图3异步时钟源引起的互调产物
此外，它们的基频和其他基频之间也会产生不同的和。虽然这些音调可能存在于您感兴趣的信号带宽之外，但它们仍然可以混入ADC通带并降低AC规格，如信噪比和总谐波失真。
图4中的快速傅立叶变换（FFT）说明了这些互调效应。使用具有短路输入（0-V差分输入）的ADC，处理器时钟设置为12 MHz，而ADC调制器时钟降低到11.996 MHz，产生4 kHz的差异。
图4 FFT显示4 kHz倍数下的互调音调
由于处理器和ADC时钟的不同，在4khz的频谱中出现二阶互调音调，并且在4khz的倍数处产生额外的谐波。这说明了互调产物是如何直接落入ADC的通带并产生噪声的。
为了缓解这个问题，宽带应用通常使用一个时钟源来产生系统中使用的所有其他频率，以确保它们都是同步的。另一个有用的缓解技术是选择时钟频率和采样率，它们最不可能在感兴趣的信号带宽内产生音调。
时钟的最佳PCB布局实践为时钟源设计PCB布局时，请注意尽可能保持时钟信号干净。虽然它被认为是一个数字输入，但把时钟信号当作另一个重要的模拟信号来对待。尽量减少迹线阻抗，将迹线从串行外围接口（SPI）信号和其他有噪声的电路布线，并考虑为串联电阻和并联电容器包括PCB封装，以帮助处理反射或过冲。图5显示了来自ADS127L01EVM公司 .
图5时钟布局示例
图5中的红线跟踪从源到ADC的时钟路径（U26，用红色突出显示）。时钟路径从时钟源（Y1）开始，然后输入时钟扇出缓冲器（U23）。这两个组件在图5的右上角以蓝色突出显示。时钟扇出缓冲器生成两个相同的原始输入时钟频率副本：一个驱动ADC，另一个驱动微控制器（通过R55）。
为了到达ADC，时钟信号通过一个小的43Ω电阻器（R56）与时钟缓冲器输出串联，以帮助抑制反射。然后，时钟信号连接到一个跳线（JP6），该跳线选择三个不同的ADC时钟频率中的一个。另外两个时钟频率由两个D触发器产生（U24和U25，在图5中用黄色突出显示）。这些组件将时钟缓冲器输出分成两种模式：“低功耗”（LP）模式和“极低功耗”（VLP）模式。所有三种模式选择也与原始时钟源同步。在图5中，实心红线穿过“高分辨率”（HR）模式选择。
在跨接器之后，所选时钟信号在到达ADC时钟引脚之前通过另一个电阻器（R60）和并联电容器（C76）。路径尽可能短而直接。SPI接口信号（以绿色突出显示）也远离时钟输入，直到它们到达ADC。
其他计时提示可获得最佳性能如果您遵循此处提供的时钟布局指南，但仍然怀疑您的时钟正在降低ADC性能，则需要测试一些与时钟相关的其他问题。
ADC输入端的时钟信号质量如果ADC时钟输入引脚处的时钟信号显示过度过冲和振铃，则可能需要通过增加或增加小串联电阻器和并联电容器的尺寸（图5中分别为R60和C76）来进一步旋转时钟边缘。添加这些元件可以有效地对时钟输入应用低通滤波器，同时保持基本时钟频率。
你也可能会注意到时钟边缘的“架子”或“台阶”。这是由于时钟信号沿一条轨迹传输并进入高阻抗输入时的反射引起的。串联电阻将有助于抑制这些时钟反射。
因为ADC的DVDD输入和时钟源或时钟缓冲器可能共享同一个数字源，所以检查这些引脚是否存在大的瞬态。瞬变是由突然的电流需求引起的，可能需要额外的去耦电容来抑制。但在选择去耦电容器的尺寸时要小心：较小的去耦电容器电感较小，可以更快地提供所需电流，而较大的去耦电容器有助于储存大量必要的电荷，并过滤掉电源轨上的任何噪声。两种去耦电容器尺寸的组合可能需要保持数字电源的安静和稳定。
另一种有助于减少耦合到ADC输出的瞬态的技术是在ADC数字电源引脚和时钟源或时钟缓冲器电源引脚之间放置一个小的铁氧体磁珠。
拆分地平面如果您的PCB尺寸不允许将时钟电路放置在远离敏感模拟电路的地方，则可能有助于部分分离接地，以隔离时钟电流的返回路径。但是，始终将接地层的两侧尽可能靠近设备，以避免ADC模拟和数字部分之间的接地电位差过大。
时钟源噪声信号链的消除最后，遵循本文中推荐的实践和过程应该有助于避免最常见的时钟相关问题，并确保时钟源不是信号链中最大的噪声源。
在“解析信号”系列的第11部分中。我们将讨论电源对精密adc的影响。
