chiplet的不足（Chiplet的头等大事）

chiplet的不足（Chiplet的头等大事）Chiplets 将用于各种细分市场，从高性能计算到物联网、5G、汽车、医学成像、边缘计算、人工智能和移动设备。在所有这些市场中，芯片制造商都面临着提供更高性能和更针对特定领域的解决方案的压力，但与此同时，其中许多设备的生产量将比智能手机或服务器小得多。UCIe 的好处UCIe 采用与PCIe类似的方法，PCIe 是一种用于 PCB 的标准化接口，使供应商能够混合和匹配各种设备以实现图形、内存和存储等功能。UCIe 将其降低到 die-to-die 互连的水平，并得到了 AMD、Arm、ASE、谷歌、英特尔、Meta、微软、高通、三星和台积电等行业巨头的支持。行业参与者的最终目标是为小芯片创建一个大型生态系统或市场，可以使用预先表征的现成组件快速组装。从制造的角度来看，小芯片提供了更快的生产时间，因为它们的物理尺寸比 SoC 小。困难的部分是将设备集成到由多个供应商开发的具有可预测结果的封

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芯片行业在小芯片（chiplets）基础设施标准化方面取得了进展，为更快、更可预测地集成不同供应商的不同功能和特性奠定了基础。

从小型、高度专业化的芯片菜单中进行选择，并针对特定的应用程序和用例混合和匹配它们的能力已经出现了十多年。但在 2016 年国际半导体技术路线图结束后，将硬 IP 集成到封装中的想法真正开始流行起来。从那时起，芯片制造商一直在寻找各种不同的选择来补充微缩挑战，因为自22nm以来，每一种新的微缩技术都变得越来越昂贵。

小芯片已成为扩展摩尔定律或完全回避它的一种方式，具体取决于应用。无论哪种方式，最近推出的通用 Chiplet Interconnect Express (UCIe) 规范 1.0 都是一种支持技术，它提供了一种标准方法，可以将这些有限的功能/特性小芯片连接到一个半定制的封装中。

UCIe 采用与PCIe类似的方法，PCIe 是一种用于 PCB 的标准化接口，使供应商能够混合和匹配各种设备以实现图形、内存和存储等功能。UCIe 将其降低到 die-to-die 互连的水平，并得到了 AMD、Arm、ASE、谷歌、英特尔、Meta、微软、高通、三星和台积电等行业巨头的支持。

行业参与者的最终目标是为小芯片创建一个大型生态系统或市场，可以使用预先表征的现成组件快速组装。从制造的角度来看，小芯片提供了更快的生产时间，因为它们的物理尺寸比 SoC 小。困难的部分是将设备集成到由多个供应商开发的具有可预测结果的封装中。这就是UCIe 发挥关键作用的地方。

“像 UCIe 这样的标准化互连协议可以作为强大的小芯片技术生态系统的关键推动者，”西门子 EDA的 IC 验证部门的验证 IP 产品经理 Gordon Allan 说。“反过来，除了分解带来的固有裸片良率优势外，该生态系统还可以实现更高的生产力和更快的上市时间。虽然 UCIe 本身并不会提高芯片良率，但由于小芯片尺寸更小，并且有机会在其功能的理想节点点实施，因此小芯片的使用创造了提高良率的机会。”

UCIe 的好处

Chiplets 将用于各种细分市场，从高性能计算到物联网、5G、汽车、医学成像、边缘计算、人工智能和移动设备。在所有这些市场中，芯片制造商都面临着提供更高性能和更针对特定领域的解决方案的压力，但与此同时，其中许多设备的生产量将比智能手机或服务器小得多。

这就是类似 LEGO 的小芯片方法适合的地方，而 UCIe 是该策略的核心要素。与 PCIe 相比，标准封装的 UCIe shoreline带宽（线性）为 28 到 224，高级封装为 165 到 1317 GB/s/mm，相比提高了 20 到 100 以上。PCIe 的延迟约为20ns。在小于 2ns (Tx Rx) 时，UCIe 提供了 10 倍的改进。电源效率为0.5（标准封装）和0.25（高级封装）pJ/b，提高了10倍以上。这很重要。更高的功率效率转化为更低的热量产生并最终为半导体带来更高的可靠性。

英特尔、台积电和三星这三个代工厂目前正在开发 3nm 工艺技术，英特尔的路线图将 2nm 以下扩展到埃领域。但在这些节点上开发芯片需要在良率学习和散热、新晶体管类型、新材料以及High NA EUV 光刻方面面临重大挑战。通过限制在这些高级节点上开发的内容，并将加速器和内存等其他组件作为单独的小芯片封装在一起，产量和上市时间都得到了改善。

UCIe 是朝着这个方向发展的重要成果，第一个版本同时解决了 2D 和 2.5D 制程。UCIe 3D 工艺也在进行中，有望进一步简化小芯片连接并缓解当今的一些制造问题。

图 1：UCIe 将使设计人员能够在未来的半导体开发中将处理器、存储器、控制器、RF 和 I/O 等功能块分离到小芯片中。

典型的 SoC 封装包括多功能模块，例如处理器、协处理器、加速器、存储器以及其他控制器和I/O 功能。小芯片设计将这些功能块分成更小的小芯片。UCIe 不是制造包含所有这些多功能模块的大型单片芯片，而是为制造商提供了一种方法来分别构建处理器和 I/O 小芯片，然后再连接这些功能模块（小芯片）。

如果任何小芯片在制造过程中遇到问题，它们可以被丢弃并用其他小芯片替换，但该封装中的其余组件将保持不变。这种方法可以提高生产效率、缩短上市时间并节省成本。随着商业小芯片的开发，它还可能提供更多选择，允许芯片制造商准确地构建客户需要的东西。这些小芯片也可以多次重复使用，例如在存储器的情况下，或者它们可以针对特定应用进行定制。

对于今天的无晶圆设计，内存块可以反复使用，但设计人员仍然必须通过相同的设计步骤将其集成到单片芯片或高级封装中。使用标准化接口，可以加快这一过程。

“对于代工厂而言，多die设计可能意味着更多的die流片。”Synopsys产品营销高级总监 Mick Posner 说。“代工厂还可能会尝试通过提供一些现成的裸片来促进多裸片业务，这些裸片的使用方式与它们已经用于关键 IP 块的方式类似。这可能会让代工厂更好地利用‘旧’节点的产能，即使对于非常先进的设计也是如此。”

然而，这并不是一项微不足道的努力。“为此，die-to-die 接口必须在所有相关节点上都可用，”Posner 说。“无晶圆厂芯片设计人员将能够专注于他们的差异化因素，并依靠芯片封装来实现其他‘通用’功能，就像他们今天对 IP 所做的那样。同样地，芯片制造商可以通过提供更具可扩展性的解决方案并以小芯片的形式提供可组合的产品，以供其他人以乐高方式与他们的“秘密武器”（例如加速器、GPU 等）进行组装，从而扩大他们的市场。IP 供应商可以选择通过提供基于许可使用、版税和/或硬件数量的新商业模式的硬化或已知良好芯片格式的专用 IP 子系统来扩展生态系统。”

其他人指出了类似的好处。Arm公司产品管理高级总监 JeffDefilippi 表示：“人们很清楚需要基于小芯片的处理器来提高性能和降低成本。基础设施业务线。“但直到最近，关于如何利用小芯片架构的优势超出供应商特定的实施，几乎没有一致意见。UCIe 技术定义了一个开放的行业标准，用于在封装级建立无处不在的互连，满足客户对更可定制的封装级集成的要求。它结合了来自可互操作、多供应商生态系统的一流芯片对芯片互连和协议，并从头开始构建和指定，以提供最佳 KPI，同时满足广泛的采用标准。这使最终用户能够混合和匹配来自多供应商生态系统的小芯片组件，用于 SoC 构建。”

小芯片也解决了芯片设计中的另一个棘手问题。随着更多功能被添加到芯片中，包括 AI/ML，芯片的物理尺寸不断增长。但它们在制造过程中受到掩模版尺寸的限制，掩模版尺寸决定了晶片上可以用单个掩模无误地曝光的表面积量。目前，掩膜版的尺寸限制在 800 到 850mm² 之间，这也是当今光刻设备所能达到的数字。在此限制内，设计人员可以选择生产许多简单的芯片，或者生产较少复杂的芯片，例如结合处理器、协处理器、存储器和 I/O 的芯片。

UCIe 改变了这一模式，使芯片设计人员能够以更少的工作量、更短的交货时间和更高的产量为特定应用开发定制（定制）解决方案。例如，一个需要射频调制解调器但只需要两个内存块的通信芯片将能够连接 3nm 处理器与 28nm 射频，加上两个内存块和其他 I/O。使用 UCIe 连接这些模块为设计人员提供了更高程度的灵活性。

图 2：随着芯片尺寸变小，半导体开发成本上升。UCIe 制造过程可能会减缓增长速度。

第一步

UCIe 1.0 是第一个支持基于 PCI Express (PCIe) 和Compute Express Link (CXL)行业的 die-to-die I/O 物理层、die-to-die 协议和软件堆栈的开放行业标准标准。它包括业界领先的 KPI、调试支持和合规性注意事项。目标是确保芯片组互连和互操作。UCIe 的未来目标包括添加定义高级小芯片外形和管理的附加协议。

“UCIe 是一个综合规范，旨在推动围绕多die SoC 设计的连贯生态系统，”Synopsys产品营销高级总监 Shekhar Kapoor 说。“UCIe联盟已经发布了一个 die-to-die 接口规范，它比其他选项更具包容性，涵盖了完整的协议栈以及物理层。因此，它可以解决最相关的多die SoC 用例。相比之下，其他标准工作主要集中在接口的物理层方面。除了完整性之外，UCIe 规范在其提出的性能指标（如边缘效率、电源效率和延迟方面）也很有吸引力。UCIe还定义了一个连贯的路线图，以符合行业的预期未来需求，换个角度来看，Marvell、英特尔和 AMD 已经在几代芯片中使用小芯片方法，这使它们具有优于竞争对手的先天优势。但随着业界其他公司开始采用这种乐高积木方法，它为所有芯片制造商开辟了类似的定制能力。

“采用标准化定义，以及发布 UCIe 成员承诺在商用小芯片中使用的标准化小芯片 I/O 接口，应该会扩大和简化小芯片技术的采用，”西门子的Allan说。“这可能包括参考工具包、合规文档和开放支持。结果将是任何希望使用商业小芯片的人都可以轻松做到这一点，就像今天的设计师可以使用 HBM 内存并将其集成到他们的设计中一样。从稳定性的角度来看，UCIe 将受益于 PCIe 和 CXL 的基础，这些基础正在被市场广泛采用。这对于未来 UCIe 解决方案的稳定性来说是个好兆头。此外，安全性有望成为小芯片采用的一个积极因素，因为通过将它们放置在芯片上可以使功能更加安全，现在可能在小芯片中处于芯片外。UCIe 所基于的底层 PCIe/CXL 协议具有强大的安全实现 (IDE)，可以为采用小芯片的用户提供安全保障。”

图 3：半导体、封装、IP 供应商、代工厂和云服务提供商的领导者正在联手推动新的开放式小芯片标准。资料来源：UCIE 联盟

未来发展与挑战

总体而言，半导体行业对新标准充满热情。但这只是起点。下一步是建立一个小芯片生态系统，该生态系统具有良好的特征并在硅片中得到验证。

Cadence负责信号完整性的产品工程架构师 Ken Willis 说：“对于内插器上的小芯片设计，目前存在详细的物理实现工具，以及详细的布局后提取和信号完整性、电源完整性和热仿真工具。” “仍然需要的关键功能是为早期可行性和权衡分析提供支持的预设计分析环境，以帮助在实施时做出架构和系统级决策。这将需要访问合格的小芯片分析模型库、代表性中介层互连库，以及跨中介层/封装/电路板快速“虚拟原型”潜在实施方法的能力，以实现多学科分析。”

还有很多工作要做。“UCIe 倡导者已经明确定义了他们的重点领域，其中包括具有行业领先 KPI 的裸片到裸片 I/O、用于近期批量附加的 CXL/PCIe，以及确保互操作性和演进的明确规范，”说西门子 EDA 嵌入式板系统部门的产品经理 Keith Felton。“展望未来，UCIe应该寻求与其他专注于实现小芯片商业化和使用的行业联盟密切合作，例如作为开放计算项目 ODSA/CDX 业务工作组一部分的小芯片设计交换 (CDX) 项目。”

UCIe 是重要的第一步。“一个完整的接口解决方案包含许多不同的元素，包括协议、PHY、安全性、管理、调试和外形尺寸，”Arm 的 Defilippi 说。“业界一直在以定制的方式解决这些问题，现在 UCIe 将面临这些元素标准化的挑战。”

尽管如此，在行业重量级人物的支持下，UCIe 规范 1.0 正在获得动力。新兴的开放式行业标准提供了更好的性能、低功耗和更高的产量。此外，计划中的 3-D 重点有望促进整个半导体生态系统的发展。

“目前，UCIe 规范 1.0 解决了 2D 和 2.5D 流程，”英特尔高级研究员兼 I/O 技术首席架构师、UCIe 标准推动者成员 Debendra Das Sharma 说。“我们希望在未来的版本中涵盖 3D。UCIe通过定义通用标准接口提供性能和电源效率改进，它将使整个小芯片生态系统受益。IP 开发商和小芯片制造商，包括制造处理器、存储器、协处理器、加速器、控制器和不同类型 I/O 的制造商现在可以参与其中。他们将共同加速未来的半导体创新。”

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