什么是fpga漏洞：FPGA做正则匹配和网络安全 究竟有多大的优势

什么是fpga漏洞：FPGA做正则匹配和网络安全 究竟有多大的优势与传统的Fabless公司一样，下图是该公司的技术路线。可以看出，可以结合实际应用进行LICENSE授权使用开发专用ASIC芯片，做SMART NIC，或者LICENSE授权后直接使用其FPGA版本应用到数据中心加速中，也可以把安装有专用ASIC芯片的PCIe板卡进行系统集成，应用在网络云安全防护领域。 关键的内容来了！ 下图是泰坦IC其中一款硬件正则匹配加速器IP核的架构。该IP核支持32位到256位数据总线，支持多达8000条主动并行搜索规则，支持100Gbps网络吞吐率，处理器接口支持AXI总线、Local BUS以及PCIe3.0和PCIe4.0 ，片内存储最多支持500条规则，外部DDR可支持多达100万条匹配规则。 从上图中可以看出，数据帧进入后，经过并行的前缀匹配引擎（莫非是BV？），然后进入多个并行的线程控制引擎，最后经过多路选择器，进入到线程处理引擎，最后把响应结果通过C

HINOC3.0和单端口100Gbps SDN接入项目实现的时候，网口速率要求到了10Gbps和100Gbps，这时需要采用效率更高效的并行BV（Bit Vector，可参考参考文献[18]IEEE TPDS杂志文章）查找方法（类似于TCAM的工作方式）。如下图。

我们修改了参考文献[18]的实现方式，提出了也可以用来做范围匹配的BV算法（RSBV：Range Supported Bit Vector）和支持多字段匹配BV算法（AFBV：Bit Vector for All Type of Fields），在速率为100Gbps的以太网网络中，一个最短帧（最短帧帧长为64 字节、加上7字节前导码、1 字节起始符和12字节帧间隔）的最短处理时间为

使用我们自己提出的改进BV算法FPGA验证时，FPGA时钟频率为150MHz，一个数据帧的处理时间为一个时钟周期，为2 = 1/150= 6.67 ，满足100Gbps的线速匹配需求！

上图是泰坦IC根据客户需求给出的解决方案框架，通过规定格式的正则表达式匹配流程，再经过专用的编译器软件和应用程序，由通用CPU交给硬件加速处理器进行处理，一些比较大的规则集则存储到片外DDR中。

关键的内容来了！

下图是泰坦IC其中一款硬件正则匹配加速器IP核的架构。该IP核支持32位到256位数据总线，支持多达8000条主动并行搜索规则，支持100Gbps网络吞吐率，处理器接口支持AXI总线、Local BUS以及PCIe3.0和PCIe4.0 ，片内存储最多支持500条规则，外部DDR可支持多达100万条匹配规则。

从上图中可以看出，数据帧进入后，经过并行的前缀匹配引擎（莫非是BV？），然后进入多个并行的线程控制引擎，最后经过多路选择器，进入到线程处理引擎，最后把响应结果通过CPU总线递交给上层应用软件。

与传统的Fabless公司一样，下图是该公司的技术路线。可以看出，可以结合实际应用进行LICENSE授权使用开发专用ASIC芯片，做SMART NIC，或者LICENSE授权后直接使用其FPGA版本应用到数据中心加速中，也可以把安装有专用ASIC芯片的PCIe板卡进行系统集成，应用在网络云安全防护领域。