3nm技术壁垒（ATE测试机有了这些明显变化）

3nm技术壁垒（ATE测试机有了这些明显变化）而从图3能够看出，以前在模拟和射频芯片里面，测试时间所占比重很大的是模拟测试，而现在随着工艺越来越先进，Trim测试这项额外多出来的测试所占的时间比重越来越高。图2：测试时间变化趋势根据SEMI发布的统计数据，2020年全球半导体设备市场规模达711.9亿美元，同比增长19.15%。其中，半导体测试设备市场规模达60.1亿美元，同比增长19.72%。按照SEMI的预测数据，2022年全球半导体测试设备市场规模预计将超过80亿美元。从2020年的统计情况来看，在测试机、分选机和探针台三类测试设备中，测试机仍占据较大份额，占比达到63.1%。黄飞鸿表示，“2020年之后芯片代工制程已经进入5nm，未来将持续进入3nm、2nm，给ATE测试机带来很大的挑战，芯片内晶体管数量的增长速度超过本身可测试设计的技术。同时，芯片的生命周期越来越短，消费类芯片的迭代周期已经缩短至1年，甚至是AI芯片和AP高

电子发烧友网报道（文/吴子鹏）ATE（Automatic Test Equipment）测试机在半导体领域是指检验IC（集成电路）功能完整性的设备，随着工艺制程逐渐精进，单位芯片面积内容纳的晶体管数量也与日俱增，芯片复杂度及集成度指数级增长，芯片测试在设计、开发、制造和封装环节的重要性更加凸显，尤其是在芯片设计和开发阶段，高可靠性测试能够极大地规避流片失败对企业人力和物力造成的巨大创伤。

作为全球著名的ATE测试机供应商，泰瑞达（Teradyne）的半导体测试产品专用于满足独立集成电路、片上系统和系统级封装设备开发人员和制造商的需求，领域涉及汽车、工业、通信、消费者、智能手机、计算机和电子游戏应用等。

近日，电子发烧友记者和泰瑞达中国区销售副总经理黄飞鸿围绕泰瑞达Ultra FLEX plus SoC 设备测试平台以及ATE测试机后续发展趋势进行了深入交流，在摩尔定律持续精进的情况下，ATE测试机又会迎来哪些显著的变化。

图1：泰瑞达中国区销售副总经理黄飞鸿

根据SEMI发布的统计数据，2020年全球半导体设备市场规模达711.9亿美元，同比增长19.15%。其中，半导体测试设备市场规模达60.1亿美元，同比增长19.72%。按照SEMI的预测数据，2022年全球半导体测试设备市场规模预计将超过80亿美元。从2020年的统计情况来看，在测试机、分选机和探针台三类测试设备中，测试机仍占据较大份额，占比达到63.1%。

黄飞鸿表示，“2020年之后芯片代工制程已经进入5nm，未来将持续进入3nm、2nm，给ATE测试机带来很大的挑战，芯片内晶体管数量的增长速度超过本身可测试设计的技术。同时，芯片的生命周期越来越短，消费类芯片的迭代周期已经缩短至1年，甚至是AI芯片和AP高复杂度芯片也开始逐年迭代。这些都是复杂性因素，因此我们将这个时代定义为复杂性时代。”

复杂性时代第一个显著变化是测试时间的增长，根据黄飞鸿的描述，如下图2所示，蓝色线条是大数字芯片，能够看出当前的测试时间相较于2015年已经增长了2.5倍，后续可能达到3倍以上的测试时间。

图2：测试时间变化趋势

而从图3能够看出，以前在模拟和射频芯片里面，测试时间所占比重很大的是模拟测试，而现在随着工艺越来越先进，Trim测试这项额外多出来的测试所占的时间比重越来越高。

图3：模拟和射频芯片测试时间情况

复杂性时代第二个显著的挑战是每颗芯片的裸片尺寸是不断增加的，与之相对应的裸片失效的概率也在增加，导致每一片晶圆第一次量产的良率都不高，部分芯片的初次良率已经跌破10%。因此，随着晶体管数量的增加，满足最低质量标准所需的故障覆盖率也成为了一个巨大的挑战。与此同时，各行业对芯片的要求却越来越高。

黄飞鸿特别强调，复杂性时代对测试机的要求是，测试一定要测的准， 为管理测试成本，面对测试时间增加，测试单元必须更效率。

为了帮助 AI 和 5G 网络等行业提升测试效率，泰瑞达基于UltraFLEX和IG-XL平台方案的成功经验推出了UltraFLEX plus。根据黄飞鸿的介绍，目前UltraFLEX在全球已经有接近6000套的装机量，而IG-XL平台方案在截止到2020年Q3的统计数据显示已经装机接近1.4万套，泰瑞达培养了超过1万名IG-XL程序开发人员，该代码库已部署在全球超过 92% 的 IC 制造商中，过去6年之中，每年全球芯片行业评比中，IG-XL连续六年被评为使用率NO.1的软件。基于统一的软件平台，UltraFLEX plus能够与UltraFLEX无缝兼容，可以极大地提升测试工程师的测试效率。

图4：IG-XL软件装机量

在谈到产品优势时黄飞鸿讲到，UltraFLEX plus能够将IC量产所需的测试单元数量减少了 15%-50%，进而提高生产效率。对于设计公司而言，意味着更短的时间内能够测出更多的芯片；对于下游工厂来说，可能只需要买一台设备产出率便等同于原来1.5台设备。

能够做到如此显著的测试效率提升主要源自UltraFLEX plus上的三大创新。

首先，UltraFLEX plus引入了创新的PACE运行架构，以最小的工程量创造出最高的测试单元产能，如下图5所示，PACE是并发先进指令集架构，每个板卡上面都有自己的CPU可以独立运算，得益于分布式多控制器 (DMC) 计算架构，以及板卡硬件数据带宽的提高，使得测试效率显著提升。

图5：PACE运行架构

其次，UltraFLEX Plus有Q6到Q12到Q24三种不同的机台配置，并采用全新一代数字板卡，包括下一代数字板卡UltraPin2200，新一代用于核心电源供电的板卡UVS64，高密度、高灵活性的通用电源板卡UVS256-HP以及下一代高密度模拟板卡UltraPAC300等。其中，Q24最多可以容纳12288个数字通道，满足市面上几乎所有的需求，更大的测试头能够打造更多测试工位，且可以降低测试台的PCB层数，明显改善电源完整性或者信号完整性等关键性能，拥有更好的测试经济性和测试效率。

第三，UltraFLEX Plus上面的Broadside应用接口简化了DIB路由，并改善工位间结果一致性，从而加快上市时间。与传统的ATE相比，Broadside DIB结构，将板卡较原先结构旋转了90度，因此板卡的资源，能够向芯片区域并行传送。这意味着每个工位，都能够获得与之匹配的信号传输路径。通过简化原本复杂的 DIB布局，实现更快的上市时间、更多的工位数和更高的PCB良率。

面向未来，黄飞鸿表示，今年4nm已经逐渐开始放量，未来马上会引来3nm和2nm，对测试设备提出的要求有两项：其一，更高的数据率下面如何保证采样的精度；其二，单芯片集成的晶体管密度指数级增长，扫描量可能超过1G，对单通道下面能存储的向量深度提出了更高要求。UltraFLEX plus的扫描量深度最大可以容纳19.2G，目前来看能够满足3nm和2nm需求。