芯片封装设计规则（用于异构集成的重新分发层）

芯片封装设计规则（用于异构集成的重新分发层）c）用SAP在芯层的两侧构建Cu布线层。尺寸为19.1mm x 24mm x 0.75mm的高性能专用IC（ASiC）晶片与四个高带宽存储器（HBM）动态随机存取存储器（DRAM）晶片堆叠一起安装在有机中介层的顶部。3D HBM裸片堆叠尺寸为5.5mm x 7.7mm x 0.48mm，包括一个基本缓冲裸片和四个DRAM内核管芯，它们与TSV和带有焊锡凸点的细间距微柱互连。有机中介层正面的焊盘尺寸和间距分别为30µm和55µm。图1：在有机存底上的异构集成（IBM SLC）A2：Shinko的薄膜层结构。在2013年和2014年，Shinko提议在封装基板堆积层的顶部制造薄膜层（低至2µm），并称其为“ i-THOP”存底，这是为提高性能而设计的。A3：思科的有机插入器。图2显示了由大型有机中介层设计和制造的3D异构集成，该中介层具有Cisco的细间距和细线互连。有机中介层的尺寸为38mm

异构集成使用封装技术集成异种工艺的芯片

具有来自不同无工厂车间，铸造厂，晶圆尺寸和特征尺寸的不同功能，并进入系统或子系统。这种情况与诸如片上系统（SoC）之类的解决方案不同，在片上系统（SoC）中，大多数功能使用更精细的功能尺寸集成到单个芯片中。在接下来的几年中，无论是上市时间，性能，外形，功耗，信号完整性和/或成本，我们都将会看到更高水平的异构集成。但是，这些异种芯片应该如何相互通信？答案是重新分发层（RDL，redistribution layers）。在本文的研究中，提出了用于异构集成的RDL的芯片制造技术。本文的重点放在RDL上，以实现以下方面的异构集成：A）有机衬底，B）硅衬底（硅通孔（TSV）-中介层），C）硅衬底（桥）以及D）扇出衬底。本文将提供一些建议。封装系统（SiP）与异构集成非常相似，不同之处在于异构集成用于更小的间距，更多的输入/输出（I / O），更高的密度和更高的性能。下面的小节遵循上面的字母标签。

A：用于在有机存底上进行异质集成的RDL

在过去的几年中，通过增加堆积层的数量，在其上制造薄膜层，已经做出了巨大的努力来增强/提高传统的低成本高密度基板和堆积有机封装基板的能力。在堆积层的顶部，缩小金属线的宽度和间距的尺寸，并减小焊盘的尺寸和间距。

A1：IBM的SLC技术。25年前，日本IBM在Yasu的Yasu发明了表面层流电路（SLC，surface laminar cirCuit）技术（图1）。SLC构成了当今非常流行的低成本有机封装衬底的基础，其堆积层通过微孔垂直连接，以支持诸如倒装芯片之类的异构集成。SLC技术有两个部分：一个是核心基板，另一个是用于信号布线的SLC。芯基板由普通的玻璃环氧板制成。但是，SLC层是依次使用由光敏环氧树脂制成的介电层和镀铜​​的导体平面即使用半加成工艺（SAP，semi-additive process）构建的。通常，具有十二个封装的封装基板层[例如，两个核心层和十个堆积层（5-2-5）]和10μm的线宽和间距足以支撑大多数芯片设计。

图1：在有机存底上的异构集成（IBM SLC）

A2：Shinko的薄膜层结构。在2013年和2014年，Shinko提议在封装基板堆积层的顶部制造薄膜层（低至2µm），并称其为“ i-THOP”存底，这是为提高性能而设计的。

A3：思科的有机插入器。图2显示了由大型有机中介层设计和制造的3D异构集成，该中介层具有Cisco的细间距和细线互连。有机中介层的尺寸为38mm x 30mm x 0.4mm。有机中介层的前侧和后侧的最小线宽，间距和厚度相同，分别为6μm，6μm和10μm。它是一个10层的高密度有机中介层（基板），通孔尺寸为20μm。用于制造有机中介层的主要制造步骤与用于有机堆积封装基板的制造步骤相同。其中包括：a）电镀通孔（PTH，plating through-hole）的产生和填充核心层； b）核心层的电路化；以及

c）用SAP在芯层的两侧构建Cu布线层。尺寸为19.1mm x 24mm x 0.75mm的高性能专用IC（ASiC）晶片与四个高带宽存储器（HBM）动态随机存取存储器（DRAM）晶片堆叠一起安装在有机中介层的顶部。3D HBM裸片堆叠尺寸为5.5mm x 7.7mm x 0.48mm，包括一个基本缓冲裸片和四个DRAM内核管芯，它们与TSV和带有焊锡凸点的细间距微柱互连。有机中介层正面的焊盘尺寸和间距分别为30µm和55µm。

图2：在有机基板上的异构集成（Cisco有机插入器）

B：用于在硅基板（TSV中介层）上进行异构集成的RDL

硅基板上的异质集成适用于硅晶圆或晶圆级系统（SoW，system-on-wafer）上的多芯片。组装方法通常是晶圆贴装倒装芯片，其TSV具有高质量回流（间距≥50μm）或具有热压键合，非常精细。间距（<50µm）。通常，用于硅衬底上异质集成的RDL用于超细线宽和间距（低至亚微米）应用。

图3：Letti的晶圆上系统（SoW）

B1：Leti 给出了SoW（system-on-wafer）的早期应用之一，如图3所示。可以看出，诸如ASIC和存储器，电源管理IC（PMIC）和微机电系统（MEMS）的芯片系统是在具有硅通孔的硅晶片上。切块后，单个单元将成为具有RDL和TSV（称为TSV中介层）的硅基板上的异构集成系统或子系统，并且可以附着在有机基板上，也可以独立安装。

图4：TSMC的CoWoS-2结构

图5：a）TSMC / Xilinx CoWoS结构；b）台积电/ NVidia CoWoS-2结构

B2：台积电的CoWo S和CoWo S -2。后来，TSMC将SoW投入生产，并称其为TSV-interposer尺寸= 800mm2的晶圆上晶片（CoWoS）和TSV-interposer尺寸= 1200mm的CoWoS-2 2如图4所示。可以看出，带有RDL的TSV中介层支持SoC和HBM立方体，并附着在有机封装基板上。图5a显示了TSMC / Xilinx切片式现场可编程门阵列（FPBG）CoWoS 。可以看出，TSV（直径10μm）中介层（深100μm）具有四个顶部RDL：三个Cu镶嵌层和一个铝层。切片的FPGA芯片之间的10 000 横向互连主要通过插入器的0.4μm间距（最小）RDL连接。图5b显示了NVidia的Pascal 100图形处理器单元（GPU）基于台积电的16nm工艺技术构建，并由三星制造的四个HBM2存储器（16GB）支持。每个HBM2都由四个带有Cu柱和焊锡凸点的DRAM和一个基本逻辑芯片组成，TSV直通连接它们。每个DRAM芯片都有> 1000个TSV。GPU和HBM2位于TSV插入器（1200mm2）的顶部，即CoWoS-2，它是由台积电采用64nm工艺技术制造的。将TSV介体安装到5 -2-5有机封装基板上，该基板具有受控的塌陷芯片连接（C4）凸点。

图6：TSV插入器上的UCSB / AMD GPU小芯片，CPU小芯片和HBM

B3：TSV中介层上的UCSB / AMD的小芯片。受到国防高级研究计划的激励一项名为“通用异构集成和知识产权重用策略”（CHIPS）的机构（DAR PA）计划，UCSB和A MD 提出了一种未来的超高性能系统，如图6所示。包括中央处理器单元（CPU）小芯片和几个GPU小芯片，以及无源TSV中介层和/或带RDL的有源TSV中介层上的HBM。

B4：TSV的制造。图7显示了制作TSV的关键过程步骤。它通过热氧化或等离子增强化学气相沉积（PECVD）从SiNx/ SiOx绝缘层开始。在光刻胶和TSV光刻之后，通过Bosch型深反应离子刻蚀（DRIE）将TSV刻蚀到Si衬底中，以通过结构形成高纵横比（10.5）。然后通过亚大气化学气相沉积（SACVD）用SiOx衬里处理蚀刻的TSV结构，通过物理气相沉积（PVD）用Ta阻挡层和Cu籽晶层处理。铜电化学沉积（ECD）用于填充TSV结构。最终的盲孔TSV的顶部开口直径约为10μm，深度约为105μm，长宽比为10.5。在这种高纵横比的通孔结构中，采用了自下而上的电镀机制，以确保在现场使用具有合理低Cu厚度的无缝TSV。扫描电子显微镜（SEM）的横截面图像如图8所示。可以看出，在底部，TSV的直径略有减小，这从蚀刻工艺的角度来看是可以预期的。现场的铜厚度<5μm。镀后退火在400℃下进行30分钟；为了完成TSV工艺，通过化学机械抛光（CMP）去除了现场多余的Cu。

图7：制造TSV的关键工艺步骤

图8：一个制造的TSV示例

B5：双铜镶嵌工艺的RDL。图9显示了从插入器的TSV制作RDL的关键过程步骤。首先，通过PECVD制造SiO2层。该步骤之后是施加光刻胶和掩模或步进器，然后使用光刻技术（对准和曝光）在SiO2上打开通孔。然后，完成了SiO2的反应离子刻蚀（RIE）。接下来，应用掩模或步进器，然后使用光刻技术打开重新分布走线位置。然后，使用RIE蚀刻掉更多的SiO2，剥离光致抗蚀剂，并溅射Ti和Cu。然后使用ECD在整个晶片上沉积Cu。这些步骤之后是CMP的Cu和Ti / Cu，然后得到RDL1。重复上述所有步骤，以获取V12（通过将RDL1连接到RDL2的通道）和RDL2，以及任何其他层。图10显示了中介层的TSV上所制造的RDL的横截面图像。可以看出，存在三个RDL，这些RDL称为通过PECVD和双铜镶嵌 CMP制成的无机RDL。

图9：从TSV制造RDL的关键工艺步骤

图10：在TSV上的制成RDL

C：用于在硅衬底（桥）上进行异构集成的RDL

基本上，桥是一块具有RDL和接触垫但没有TSV的伪硅片。通常，将RDL和接触垫制造在虚拟硅晶片上，然后切成单独的桥。

图11：英特尔CPU，AMD GPU和HBM与EMIB的异构集成

C1：用于异构集成的英特尔EMIB。英特尔提出了嵌入式多管芯互连桥（EMIB，embedded

multi-die interconnect bridge）RDL，以取代异构集成系统中的TSV插入器。芯片之间的横向通信将通过带有RDL的硅嵌入式桥来解决，电源/地以及一些信号将通过有机封装基板（或PCB），如图11所示。用EMIB制造有机封装基板包括两种：一种是制作EMIB，另一种是制作带有EMIB的基板。要制作EMIB，必须首先构建RDL（包括Si晶片上的接触垫，这将在后面讨论）。最后，将Si晶片的非RDL面附着到一种管芯附着膜（DAF，die-attach film）上，然后将Si晶片分割成单独的桥。要制作带有EMIB的有机基板，请先将单片EMIB与DAF放在有机基板腔体中的Cu箔顶部。在此步骤之后，将进行标准的有机封装基板堆积工艺，一直到铜接触垫。具有EMIB的有机封装基板已准备就绪，可用于粘合GPU和HBM立方体等芯片，如图11所示。

C2：Imec的异构集成桥梁。自从英特尔提出使用EMIB作为异构集成系统中芯片之间的高密度互连的提议以来，“桥接器”就非常受欢迎。例如，最近，imec提出使用桥 扇出晶圆级封装（FOWLP）技术来互连逻辑芯片，宽I / O DRAM和闪存，如图12所示；目标是不用在所有设备芯片上使用TSV。

图12：具有硅桥的Imec异构集成系统

C3：在硅晶片的桥上制造RDL。在伪Si晶片上制作桥的RDL的方式取决于RDL的线宽和导线的间距，即应用。对于线宽和间距≥2μm，有机RDL（聚合物和ECD Cu 蚀刻）应足够。如果线宽和间距小于2µm，甚至在亚微米范围内，则应使用无机RDL（PECVD和双铜镶嵌 CMP），关键工艺步骤如图13所示。图14显示了SEM图像Si晶圆的SiO2层上的RDL。最后，将晶圆切成带有RDL的单独桥。

图13：在硅晶片上的桥上制造RDL的关键工艺步骤

图14：在具有SiO2的硅桥上制造的RDL

D：用于在扇出基板上进行异构集成的RDL

最近，使用扇出晶圆/面板封装技术在异质集成的基板上制造RDL（以消除TSVi内插器）已受到关注。至少有两种扇出晶片/面板封装形式，即chip-first 和chip-last工艺，将在下面讨论。

D 1：chip-first 工艺。STATS Chip PAC提议使用扇出倒装芯片级晶圆级球栅阵列（ball grid array）（FOFC-eWLB），以使芯片的RDL进行大部分横向通信，如图15所示，可以看出，在TSV摆线机中，消除了晶圆隆起，助焊剂，芯片对晶圆的键合，清洁以及底部填充分配和固化。ASE 通过使用FOWLP技术提出了类似的方法，使芯片的RDL可以执行大部分的横向通信（见图16）并将其投入生产。可以看出，底部凸出电阻使用凸点下金属化（UBM）和C4凸点工艺连接到封装衬底。ASE称这种扇出晶圆级片上芯片（FOCo S）技术。台积电最近将其命名为In FO_oS（基板上的集成扇出）工艺。

图15：STATSChipPac的扇出基板（FOFC-eWLB）

图16：ASE的扇出（芯片优先）基板（FOCoS）

D 2：Chip-last工艺。最近，Samsung 提出了使用Chip-last或RDL-first的FOWLP来消除TSV中间构成器（图17），以实现更高的计算异质性集成应用。首先，RDL建立在裸玻璃上-晶圆或面板格式。同时，将完成逻辑和HBM芯片的晶圆凸块。然后，执行以下工艺：助焊剂，芯片对晶圆或芯片对面板的键合，清洁，底部填充分配和固化。这些步骤之后是环氧模塑料（EMC）压模。然后，对EMC，芯片，HBM立方体和C4晶圆隆起进行回磨。完成这些步骤后，可以将整个模块连接到封装基板上。最后，完成焊球的安装和盖子的安装。三星称这种结构为无Si RDL中介层。与TSMC / Apple的In-FO_PoP 相比，对于移动应用处理器（AP）芯片组，三星提议对AP芯片组使用扇出式SiP并排（SbS），如图18所示[。三星解决方案的封装外形应比台积电/苹果的包装外形更薄，但是，封装尺寸应更大。此外，三星的工艺成本应高于台积电的工艺成本。

图17：三星的扇出（chip-last）基板（无Si RDL插入器）

图18：三星的扇出基板

总结

本文提出了用于在有机衬底，硅衬底（TSV-中介层），硅衬底（桥）和扇出衬底上进行异质集成的再分布层。一些重要的结果和建议如下：

• 通常，对于大批量生产（HVM），用于异质集成的RDL的70％应该在有机基板上，并且金属线的宽度和间距≥10μm，（这些异质集成中的大多数实际上是SiP工艺）用于异质集成的RDL不应超过5％，应位于有机基板上，并且金属线的宽度和间距应小于10µm。i-THOP基板（线宽和线距为2µm）在成品率损失方面面临挑战。

• 通常，对于HVM，用于异质集成的RDL的5％会在硅衬底（无源TSV中介层或有源TSV中介层或两者），硅衬底（桥）和扇出衬底上。金属线的宽度和间距RDL的数量通常很小，并且可以下降到亚微米值。

• 用于在有机基板上进行异质集成的RDL的制造过程主要是SAP。目前，HVM中有两个芯层和12个堆积层（6-2-6），其金属线宽度和间距为10μm。

• 用于硅衬底（无源TSV中介层或有源TSV中介层）上的异质集成的RDL的制造工艺是通过PECVD和Cu-damascene CMP进行的。当前，至少有四个RDL，其最小间距为0.4µm。金属线的宽度和间距可以降低到亚微米值。这就是所谓的2.5D IC集成技术。在本文讨论的所有封装技术中，这是最昂贵的。但是，该技术可以应用于非常精细的间距，非常高的密度，非常高的I / O，以及非常高性能的应用。

• 在硅衬底（桥）上进行异质集成的RDL的制造工艺取决于金属线的宽度和间距。如果线宽和间距≥2μm，则聚合物和ECD 蚀刻就足够了。另一方面，如果线宽和间距小于2μm，则需要PECVD和Cu-Cu-damascene CMP。

• 在扇出（chip-first)）基板上进行异质集成的RDL的制造工艺过程是通过在EMC中嵌入了芯片的重构晶片上进行聚合物和ECD 蚀刻。这些RDL将取代（消除）微隆起，芯片与晶圆的键合，清洁，底部填充分配和固化以及TSV中介层。但是，金属线的宽度和间距不能下降到<2µm，并且绝对不能下降到亚微米值。

• 用于在扇出（chip-last）基板上进行异质集成的RDL的制造过程是通过在中间裸玻璃（晶圆或面板）载体上进行聚合物和ECD 蚀刻来完成的。这些步骤之后是晶圆隆起，助焊剂，芯片到晶圆或芯片到面板的键合，清洁，底部填充，EMC压缩成型等。这些RDL将取代（消除）TSV中介层。但是，金属线的宽度和间距不能降低到<2µm，并且绝对不能低于亚微米值。与扇出芯片先出相比，扇出chip-first的优点是：a）不存在芯片移位问题，因此可以获得更高的封装组装良率，并且b）一个人不必扔掉已知的良好管芯（ KGDs）。缺点是：a）成本较高，并且b）更多的工艺步骤，这导致封装组装良率损失的机会增加。